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MANIFEST.in
README.md
setup.py
pythondata_cpu_mor1kx/__init__.py
pythondata_cpu_mor1kx.egg-info/PKG-INFO
pythondata_cpu_mor1kx.egg-info/SOURCES.txt
pythondata_cpu_mor1kx.egg-info/dependency_links.txt
pythondata_cpu_mor1kx.egg-info/not-zip-safe
pythondata_cpu_mor1kx.egg-info/top_level.txt
pythondata_cpu_mor1kx/verilog/.gitignore
pythondata_cpu_mor1kx/verilog/Jenkinsfile
pythondata_cpu_mor1kx/verilog/LICENSE
pythondata_cpu_mor1kx/verilog/README.md
pythondata_cpu_mor1kx/verilog/mor1kx.core
pythondata_cpu_mor1kx/verilog/.github/workflows/Dockerfile
pythondata_cpu_mor1kx/verilog/.github/workflows/ci.yml
pythondata_cpu_mor1kx/verilog/bench/formal/.gitignore
pythondata_cpu_mor1kx/verilog/bench/formal/Makefile
pythondata_cpu_mor1kx/verilog/bench/formal/f_multiclock_op.v
pythondata_cpu_mor1kx/verilog/bench/formal/fspr_master.v
pythondata_cpu_mor1kx/verilog/bench/formal/fspr_slave.v
pythondata_cpu_mor1kx/verilog/bench/formal/fwb_master.v
pythondata_cpu_mor1kx/verilog/bench/formal/mor1kx.gtkw
pythondata_cpu_mor1kx/verilog/bench/formal/mor1kx.sby
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pythondata_cpu_mor1kx/verilog/bench/formal/mor1kx_cpu_cappuccino.sby
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pythondata_cpu_mor1kx/verilog/bench/formal/mor1kx_dcache.gtkw
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pythondata_cpu_mor1kx/verilog/bench/formal/mor1kx_wb_mux_cappuccino.sby
pythondata_cpu_mor1kx/verilog/bench/formal/states-dcache.txt
pythondata_cpu_mor1kx/verilog/bench/formal/states-lsu.txt
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pythondata_cpu_mor1kx/verilog/bench/verilog/mor1kx_traceport_monitor.v
pythondata_cpu_mor1kx/verilog/doc/Makefile
pythondata_cpu_mor1kx/verilog/doc/docbook-xsl.css
pythondata_cpu_mor1kx/verilog/doc/docbook.xsl
pythondata_cpu_mor1kx/verilog/doc/gen-docinfo.pl
pythondata_cpu_mor1kx/verilog/doc/mor1kx.asciidoc
pythondata_cpu_mor1kx/verilog/rtl/verilog/mor1kx-defines.v
pythondata_cpu_mor1kx/verilog/rtl/verilog/mor1kx-sprs.v
pythondata_cpu_mor1kx/verilog/rtl/verilog/mor1kx.v
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